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应用于流水线adc的开关电容放大器研究与设计
资料介绍
论文首先介绍了开关电容放大器的研究背景和基本应用，接着分析了开关电容放大器的非理想因素及其产生的误差。在理论分析的基础上，进行了具体的电路设计：考虑到电压下降对输入输出摆幅带来限制，同时为了减少运放设计难度，采样保持电路整体架构采用电荷重分配式；根据电路性能对噪声的要求以及实际工程设计等方面的考虑，确定了采样电容的大小；设计了两相非交叠时钟电路实现时钟精确控制；采用栅压自举开关，可以更好的应用于低压环境，减少非线性误差；重点设计了两级折叠式共源共栅运放，为了达到高增益，不影响整体运放的稳定性，合理设置了增益提高辅助运放的带宽；为稳定差分运放的共模电平，分别为运放的两级分别设计了离散时间共模反馈电路。
最后，基于SMIC0.13mixed signal 1.2V CMOS工艺，在Cadence环境下利用Spectre软件对各模块电路和整体电路进行了仿真和分析。运算放大器的环路增益BA（）为109.7dB，环路单位增益带宽673MHz，相位裕度78°，满足设计指标；采样频率为100MHz，输入共模电平为0.7V，差分输入电压
0.5V时，输出在3.465ns内就已经建立到0.01%的精度以内，且稳定建立在（499.97mV，500.03mV）的精度范围之内；输入幅度为0.5V、频率为48.68MHz的正弦信号，对其进行FFT分析，采样点为2048个，无杂散动态范围（SFDR）为91.6351dB，有效位数（ENOB）为14.265bit，满足14位100MS/s流水线ADC中采样保持电路的性能要求。
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