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10比特30mss低功耗saradc设计
资料介绍
逐次逼近型模数转换器（Successive Approximation Analog to Digital Converter，SARADC）作为一种经典的ADC结构，因其结构简单、与数字电路兼容性好和功耗低等优点在近几年内获得广泛的关注和极大的发展。并且由于SARADC的功耗与采样率线性相关，对于一些医疗设备等不需要连续采样或者输入信号变化不显著的应用非常有利。
论文的目标是设计中等速度中等精度下低功耗SARADC。论文综述了近年来SARADC的国内外研究发展现状，比较分析了低功耗ADC的实现方式。论文原理图设计包括模数转换器（Digital to Analog Converter，DAC）设计、比较器设计、异步逻辑设计、开关设计和数字误差校准（Digital Error Correction，DEC）设计。针对低功耗的要求，本论文选择了电容阵列型DAC和单调开关转换方式，并通过复用已经动作的电容，防止比较器输入共模电平持续降低到地。DAC结构方面，通过拆分高位电容叠加到原本二进制电容阵列上的方法形成非二进制冗余电容。选择低功耗比较器方案，并设计比较器失调电路和亚稳态检测电路，设计了异步自控制的逻辑控制模块，避免高速的外部时钟。
基于SMIC180nm CMOS工艺完成原理图设计、版图设计及后仿真。版图面积为340um×370um。
工作电源1.8V，采样时钟为30MHz，差分输入频率9.023MHz的单音正弦信号下后仿真结果显示SINAD为50dB，SFDR为58.4dB，ENOB为8.02比特，NL和DNL均小于1LSB。满足最初的设计指标要求。
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