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Xilinx FPGA高级开发工具
资料介绍
周期约束
Tcko：时钟输出
Tlogic：组合逻辑延迟
Tnet：网线延迟
Tsetup：建立时间
Tclk_skew：时钟偏移
时钟最小周期：Tclk=Tcko+ Tlogic+Tnet+Tsetup-Tclk skew
Tclk skew=Tcd2-Tcd1
时钟约束语法（简单方法）
[约束信号]PERIOD={周期长度}{HIGHILOW）[脉
冲持续时间]
·约束信号：NET“net_name”或TIMEGRP
“group_name”
·HIGHILOW：第一个脉冲为高电平/低电平
·脉冲持续时间：该脉冲持续时间
举例
NET SYS CLK PERIOD=10ns HIGH 4ns
时钟约束语法（推荐方法）
TIMESPEC“TSidentifier"-PERIOD
“TNM_reference”{周期长度}{HIGH|LOW}[脉冲持续时间]；TIMESPEC：时序规范标识；
·TS+标识：TS属性定义，可用于派生时钟定义举例
NET“c1k_50M”TNM NET="sys_c1k"
TIMESPEC"TS_syS_c1k"=PERIOD“sys_c1k"
20 HIGH 10
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