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中值滤波器verilog实现
资料介绍
Xilinx FPGA上中值滤波器的verilog实现，使用3*3模板，9个数据输入，中值输出
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| zhongzhilvbo.v | 9KB | 2013-10-28 10:18:26 |
| compare9.xco | 2KB | 2013-10-26 10:42:58 |
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