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VHDL的计步器设计实现
资料介绍
实验任务及原理、任务指标、功能需求、原理阐述 在硬件的板子上，若抖动一下，在FPGA开发板上，数码显示管读数字加一，从而实现计数的功能。 本实验分硬件软件两部分，硬件实现加速度感应，在输出端随振动产生方波，方波幅度大约为3V，输出信号经过FPGA平台处理后在数码管显示方波数量，即，每个方向的加速度次数。
设计思路、方法及方案，系统功能需求分析、方案确定及框图结构说明
下面左图为ADXL335 端振动时输出波形，右图是经过放大器输出波形
部分文件列表
| 文件名 | 大小 |
| VHDL的计步器设计实现.pdf | 8M |
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