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VHDL基本语法
资料介绍
部分文件列表
| 文件名 | 大小 |
| VHDL基本语法/ | 1KB |
| VHDL基本语法/元件例化与层次设计.txt | 2KB |
| VHDL基本语法/加法器：generate语句的应用.txt | 1KB |
| VHDL基本语法/将16进制转化为std_logic.txt | 1KB |
| VHDL基本语法/无符号数到整数的转换.vhd | 1KB |
| VHDL基本语法/条件赋值：使用when else语句.vhd | 1KB |
| VHDL基本语法/条件赋值：使用列举类型.vhd | 1KB |
| VHDL基本语法/条件赋值：使用多路选择器.vhd | 1KB |
| VHDL基本语法/计数器：generate语句的应用.txt | 1KB |
| VHDL基本语法/计数器：GENERIC语句的应用.txt | 1KB |
| VHDL基本语法/计数器：std_logic_unsigned的用法.txt | 1KB |
| ... |
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资料：bitboy
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