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VERILOG
资料介绍
verilgo的学习书什么是Verilog HDL
Verilog HDL是一种用于数字逻辑电路设计的硬件描述语言（Hradware Description Language )，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。
用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。
Verilog HDL 既是一种行为描述语言也是一种结构描述语言。
既可以用电路的功能描述，也可以用元器件及其之间的连接来建立Verilog HDL模型。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| Verilog HDL数字设计与综合 (第二版).pdf | 8521KB | 2011-11-01 19:29:08 |
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