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一些常用的verilog写的功能模块
资料介绍
一些常见的功能模块的编程实现，rtl和行为级实现，有加法器、计数器、移位寄存器、状态机等等
部分文件列表
| 文件名 | 大小 |
| Verilog_code/ | 1KB |
| Verilog_code/.opt.v.swp | 12KB |
| Verilog_code/add_beh.v | 3KB |
| Verilog_code/add_rtl.v | 5KB |
| Verilog_code/add_sim.v | 7KB |
| Verilog_code/afifo_beh.v | 4KB |
| Verilog_code/afifo_rtl.v | 5KB |
| Verilog_code/afifo_sim.v | 6KB |
| Verilog_code/checksum.v | 2KB |
| Verilog_code/check_sim.v | 5KB |
| Verilog_code/cnt_beh.v | 2KB |
| ... |
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