多功能数字钟设计-Verilog语言编写

更新时间：2020-01-10 22:18:43 大小：3M 上传用户：xuzhen1 查看TA发布的资源 标签：多功能数字钟 verilog 下载积分：1分评价赚积分（如何评价?）收藏评论(1) 举报

资料介绍

摘要：利用Quartus1I软件设计一个数字钟，利用模块化的程序设计思想，核心模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟

关键词：Quartusl1；多功能数字钟；模块化：Verilog；可编程

Abstract：Using the Quartusll software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully，translate and edit the code.Then，download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software Keywords:QuartusII；digital bell；blocking method；VHDL；programmable；hardwar

设计内容简介

设计一个数字计时器，可以完成00：00：00到23：59：59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、快速较秒等功能。在设计的电路具有上述基本功能的前提下，我又进行了功能扩展：整点报时、闹钟设置、彩铃和万年历功能。（由于时间限制，万年历功能未经硬件测试，仅通过软件层面简单调试仿真）

设计要求说明

设计基木要求：

1、能进行正常的时、分、秒计时功能：

2、分别由六个数码管显示时分秒的计时：

3.KI是系统的使能开关（KL-0正常工作，KI-1时钟保持不变）；

4，K2是系统的请零开关（K20正常工作，K2-1时钟的分、秒全清零）

5.K3是系统的校分开关（K3-0正常工作，K3-1时可以快速校分）：6、K4是系统的校时开关（K4-0正常工作，K4-1时可以快速校时）：设计提高部分要求