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使用Verilog-HDL设计2位-16进制计数器

更新时间：2018-09-15 16:12:09 大小：50K 上传用户：sun2152查看TA发布的资源 标签：Verilog-HDL计数器计数器 下载积分：0分 评价赚积分 （如何评价?） 收藏 评论(2) 举报

资料介绍

实验目的：         学习计数器的设计、仿真和硬件测试方法。 实验内容及步骤：         1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。        2.使用嵌入式逻辑分析仪进行仿真；        3.将实验程序下载到DE2运行。

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使用Verilog-HDL设计2位-16进制计数器-由DE2的KEY0输入计数值-在HEX1-HEX0上显示计数值。.doc 50K

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