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Verilog中条件编译命令-`ifdef、`else、`endif-用法
资料介绍
一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。
通常在Verilog HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种： （１）选择一个模板的不同代表部分。 （２）选择不同的时许或结构信息。 （３）对不同的ＥＤＡ工具，选择不同的激励。
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| Verilog中条件编译命令-`ifdef、`else、`endif-用法.doc | 46K |
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