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UART接口Verilog

更新时间：2016-01-03 21:26:14 大小：708K 上传用户：braveheart081查看TA发布的资源 标签：Verilog三段式状态机 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

Verilog HDL编写UART接口，三段式状态机，可配置速率

部分文件列表

文件名文件大小修改时间
UART - 副本/db/logic_util_heursitic.dat9KB2016-01-03 20:56:10
UART - 副本/db/UART.(0).cnf.cdb1KB2015-12-29 18:47:20
UART - 副本/db/UART.(0).cnf.hdb1KB2015-12-29 18:47:20
UART - 副本/db/UART.(1).cnf.cdb8KB2015-12-29 18:47:20
UART - 副本/db/UART.(1).cnf.hdb2KB2015-12-29 18:47:20
UART - 副本/db/UART.(2).cnf.cdb3KB2015-12-29 18:47:20
UART - 副本/db/UART.(2).cnf.hdb1KB2015-12-29 18:47:20
UART - 副本/db/UART.amm.cdb1KB2016-01-03 20:56:10
UART - 副本/db/UART.asm.qmsg2KB2016-01-03 20:56:12
UART - 副本/db/UART.asm.rdb1KB2016-01-03 20:56:12
UART - 副本/db/UART.asm_labs.ddb4KB2016-01-03 20:56:12
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