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高速串行RapidIO下3.125Gbps CDR中相位插值器的设计
资料介绍
相位插值器是时钟数据恢复电路中最关键的模块。相位插值器的非线性会直接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还会影响它的抖动容限。许多与高速信号传输有关的时序问题都是通过能够产生精确时钟相位的相位插值电路来解决的。
本文在对RapidIO互联规范理解的基础上，根据CDR对相位插值器的性能要求，设计了一款应用于高速RapidIO下3.125Gbps CDR中的相位插值器，并使用
0.13um CMOS工艺实现。本文的主要工作以及创新之处包括以下几方面：
1.研究和比较了CDR的几种常见实现结构，全面分析了电路的速度、抖动性和稳定性等设计要求，引入了基于锁相环结构的CDR。
2.设计了一款高精度的相位插值器，该相位插值器的输出相位具有良好的单调性和线性，当CDR工作频率为3.125GHz/s时，该相位插值器的功耗小于9mw。
3.由于相位插值器输出相位的幅度和线性度主要依赖于与两个输入相位之间的差距，这将导致输出相位的线性和单调性不够理想，本文引入了一种新的线性编码方式解决这个问题。
4.遵循高速模拟电路版图设计规则，使用0.13um CMOS工艺完成了相位插值器的版图设计，Hspice模拟结果显示该相位插值器达到工程设计要求。
部分文件列表
| 文件名 | 大小 |
| 高速串行RapidIO下3.125GbpsCDR中相位插值器的设计.pdf | 27M |
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