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VHDL实验之24进制加法计数器

更新时间：2012-09-14 06:51:21 大小：153K 上传用户：xiaotianzhumeng查看TA发布的资源 标签：VHDL实验加法 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

VHDL实验之一位全加器，基本实验有助于初学者入门！

部分文件列表

文件名大小
二十四位加法计数器/1KB
二十四位加法计数器/counteradder.asm.rpt7KB
二十四位加法计数器/counteradder.done1KB
二十四位加法计数器/counteradder.dpf1KB
二十四位加法计数器/counteradder.fit.rpt28KB
二十四位加法计数器/counteradder.fit.smsg1KB
二十四位加法计数器/counteradder.fit.summary1KB
二十四位加法计数器/counteradder.flow.rpt5KB
二十四位加法计数器/counteradder.map.rpt12KB
二十四位加法计数器/counteradder.map.summary1KB
二十四位加法计数器/counteradder.pin18KB
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