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FPGA分频计数实验源码.
资料介绍
FPGA分频计数实验源码.这个实验可以说是verilog入门最最基础的实验了，我们不做太多的理论分析，实践是硬道理。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| clkdivverilog/.sopc_builder/install.ptf | 7KB | 2008-10-17 18:53:06 |
| clkdivverilog/clkdiv.asm.rpt | 8KB | 2008-12-30 15:56:42 |
| clkdivverilog/clkdiv.cdf | 1KB | 2008-11-18 19:10:42 |
| clkdivverilog/clkdiv.done | 1KB | 2008-12-30 15:56:46 |
| clkdivverilog/clkdiv.dpf | 1KB | 2008-12-30 15:56:52 |
| clkdivverilog/clkdiv.fit.rpt | 54KB | 2008-12-30 15:56:36 |
| clkdivverilog/clkdiv.fit.smsg | 3KB | 2008-12-30 15:56:36 |
| clkdivverilog/clkdiv.fit.summary | 1KB | 2008-12-30 15:56:36 |
| clkdivverilog/clkdiv.flow.rpt | 4KB | 2008-12-30 15:56:44 |
| clkdivverilog/clkdiv.map.rpt | 15KB | 2008-12-30 15:56:34 |
| clkdivverilog/clkdiv.map.summary | 1KB | 2008-12-30 15:56:34 |
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