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FPGA数字钟的设计：VHDL语言编程，max+plus仿真
资料介绍
FPGA数字钟的设计：VHDL语言编程，max+plus仿真
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| 硬件描述语言VHDL/clk7.txt | 1KB | 2006-10-31 13:52:20 |
| 硬件描述语言VHDL/program-h.txt | 1KB | 2006-10-24 15:19:04 |
| 硬件描述语言VHDL/program-m.txt | 1KB | 2006-10-24 14:43:52 |
| 硬件描述语言VHDL/program-s.txt | 1KB | 2006-10-24 14:30:00 |
| 硬件描述语言VHDL/six choose one.txt | 1KB | 2006-10-30 22:47:02 |
| 硬件描述语言VHDL/wy/clk7.acf | 15KB | 2006-10-31 16:45:10 |
| 硬件描述语言VHDL/wy/clk7.cnf | 47KB | 2006-10-31 16:30:36 |
| 硬件描述语言VHDL/wy/clk7.fit | 3KB | 2006-10-31 16:42:30 |
| 硬件描述语言VHDL/wy/clk7.hif | 2KB | 2006-10-31 16:45:10 |
| 硬件描述语言VHDL/wy/clk7.mmf | 1KB | 2006-10-31 16:42:32 |
| 硬件描述语言VHDL/wy/clk7.ndb | 7KB | 2006-10-31 16:42:30 |
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