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FPGA的数字时钟设计毕业设计
资料介绍
本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以24小时循环
计数；具有校对功能。本设计采用EDA技术，以硬件描述语言Verilog HDL为系统逻
辑描述语言设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由
各个基本模块共同构建了一个基于FPGA的数字钟。
系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和
仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别
显示，按键进行校准，整点报时，闹钟功能。
本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。
该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人
们得到精确时间以及时间提醒的需求，方便人们生活。
部分文件列表
| 文件名 | 大小 |
| 基于FPGA的数字时钟设计毕业设计论文.pdf | 6M |
全部评论(1)
2019-11-23 21:26:1213767038715
下载的是网页？？？？ 完全没用