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大唐电信FPGA-CPLD数字电路设计经验分享

更新时间:2017-03-24 16:35:12 大小:951K 上传用户:z00查看TA发布的资源 浏览次数:989 下载积分:2分 下载次数:1 次 标签:电信fpga数字电路设计经验cpld 出售积分赚钱 评价赚积分 ( 如何评价?) 收藏 评论(1) 举报

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大唐电信FPGA-CPLD数字电路设计经验分享 在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解RTL 电路时序模型的基础上,采用合理的设计方法在设计复杂数字系统是行之有效的,通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高,并且系统的工作频率可以达到一个较高水平。

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全部评论(1)

  • 2017-03-25 19:25:56zbl1118

    希望是好好的资料

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