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基于FPGA的象棋赛计时器

更新时间：2015-05-08 18:43:42 大小：506K 上传用户：小雾查看TA发布的资源 标签：EDA课程设计 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

用FPGA为核心器件,用VHDL为设计手段设计并制作一个用于棋类比赛的计时钟系统，功能要求如下： 1. 该计时钟可分别完成甲乙对规定用时的计时和规定时间用完后的读秒计时。 2. 规定甲乙双方各有1小时比赛规定用时，分别设计各方的用时定时器，并用数码管显示各方已用的分、秒从59：:00～00:00，计时间隔为1S。 3.1小时规定时间用完后，每方限定在30秒内必须下出一步棋，此时定时器将完成对读秒时间的30S倒计时，并数码管显示此时过程29～00。若计时到零，则发生警报信号该方超时负。 4.各定时器设置计时暂停/继续键，在规定时间计时时，该键的作用为暂停本方计时，并继续对方计时；在读秒时间计时时，该键的作用为复位本方计时起始点29S，并启动对方定时器。 设置系统复位键，比赛结束时，按该键使各方的定时器均复位到规定时间59：00，以便重新开始比赛。

部分文件列表

文件名大小
设计/1KB
设计/ccnt59.bsf2KB
设计/ccnt59.vhd1KB
设计/ccnt59.vhd.bak1KB
设计/ccnt59s.bsf3KB
设计/ccnt59s.vhd2KB
设计/ccnt59s.vhd.bak2KB
设计/cnt59.bsf2KB
设计/cnt59.vhd1KB
设计/cnt59.vhd.bak1KB
设计/cnt59.vwf6KB
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