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60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述
大小：326K 更新时间：2019-10-17 下载积分：9分
60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD_FPGA才能运行
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ECC纠错技术，可以对数据中出错的一位进行自动纠错，基于Lattice FPGA实现仿真测试
大小：386K 更新时间：2019-10-17 下载积分：9分
ECC纠错技术，可以对数据中出错的一位进行自动纠错，基于Lattice FPGA实现仿真测试
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