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FPGA（Verilog语言）的四人抢答器
大小：21M 更新时间：2026-09-05 下载积分：9分
基于FPGA（Verilog语言）的四人抢答器功能描述本设计采用Verilog语言在FPGA上实现四人抢答器，由按键消抖、抢答锁存、倒计时、显示与报警模块组成，支持四人抢答、优先锁存与超时报警，配套Verilog代码与Testbench仿...
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VHDL语言的FPGA数字频率计
大小：8M 更新时间：2026-09-05 下载积分：9分
基于VHDL语言的FPGA数字频率计功能描述本设计采用VHDL硬件描述语言，在FPGA器件上实现数字频率计，由信号调理、时钟分频、闸门控制、计数、数据处理与显示模块组成。系统采用等精度测频法，FPGA内部定时器产生标准闸...
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FPGA的数字频率计（代码加仿真模块）
大小：4M 更新时间：2026-09-05 下载积分：9分
基于 FPGA 的数字频率计（代码加仿真模块）功能描述本设计以 FPGA 为核心控制器，结合信号调理电路与 VHDL 代码，实现对输入信号频率的精确测量与显示。系统采用等精度测频法，由 FPGA 内部定时器产生标准闸门信号，...
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获得赏金
5.00元 FPGA的数字频率计（含报告 代码 pcb图）大小：30M 更新时间：2026-09-05 下载积分：9分
基于FPGA的数字频率计功能描述本设计以FPGA为核心，结合信号调理、闸门控制与计数电路，实现输入信号频率精确测量与显示。采用等精度测频法，FPGA产生标准闸门信号，闸门开启期间对输入脉冲计数，经处理换算为频率值...
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VHDL语言的序列信号发生器与检测器设计
大小：200K 更新时间：2026-09-04 下载积分：9分
基于VHDL的序列信号发生器与检测器功能描述本设计采用VHDL语言在FPGA上实现序列信号发生器与检测器联合设计，由时钟分频、序列发生、序列检测、控制与显示模块组成。发生器循环输出预设二进制序列，检测器采用有限状...
