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使用Xilinx的ISE 7.1i软件在UWEE CPLD开发板中实现Verilog设计：教程
资料介绍
Xilinx ISE开发环境允许工程师以多种源格式输入设计，包括Verilog。 ISE允许在项目开发时以分层方式表达设计。这使工程师可以根据需要轻松更换模块，并简化测试。
在ISE设计中，所有设计文件都称为SOURCES。源是指定整体设计的一部分的文件。这些包括各种格式的HDL文件（Verilog，VHDL，ABLE），原理图输入文件和状态图。其他类型的源是诸如测试夹具和约束文件之类的东西。某些源类型可能对您来说是新的，但它们是ISE方法的组成部分。
所有源文件都组织成一个以TOP-LEVEL MODULE开头的层次结构。有几种方法可以将工作设计输入ISE。本教程将说明首选方法。在优选方法中，顶级模块是原理图文件（.sch）。将原理图作为顶层模块，可以将所有子模块组合到顶层模块中，就像它们在框图中一样。顶级原理图模块还允许信号标记更容易地附着到设计上。
部分文件列表
| 文件名 | 大小 |
| XC95108_DevelopmentBoard_Tutorial_Rev0.pdf | 707K |
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