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低相噪X波段信号发生器的研究

更新时间：2020-04-15 04:42:52 大小：5M 上传用户：zhengdai查看TA发布的资源 标签：信号发生器锁相技术 下载积分：3分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

信号发生器是电子系统的关键部件,它的好坏直接决定了电子系统的性能,被喻为电子系统的“心脏”。随着现代电子技术的发展,雷达、微波通信、电子对抗、仪表测量、制导等电子系统对信号发生器的性能提出了越来越高的要求。低相位噪声、高频率分辨率、高杂散抑制的信号发生器已经成为各国研究的热点。本文正是基于此原因对低相噪X波段信号发生器进行了研究。

  本文首先阐明了直接数字频率合成技术(DDS)与锁相技术(PLL)的基础理论,并分别介绍了这两种频率合成技术的优缺点;其次介绍了三种DDS+PLL组合频率合成方案并分析了它们各自的优点;然后提出了通过DDS激励PLL结合取样混频技术合成X波段信号的方案。该方案利用DDS作为系统的参考时钟激励锁相环,通过改变DDS的输出频率,使得其输出在25~75MHz之间,利用锁相环对参考信号进行跟踪锁定,保证系统的输出频率为9.1~9.3GHz。在锁相环负反馈链路中,利用取样混频技术,以900MHz的点频源作为本振信号,VCO的输出作为射频信号,通过取样混频得到100~300MHz的中频信号,再用锁相环的N分频器对该中频信号进行四份频,与DDS参考时钟进行鉴相,当它们相等时,环路锁定,系统输出所需的信号。该方案利用DDS保证了输出信号的高分辨率,应用PLL实现了输出频率在X波段,同时结合了取样混频技术,使得锁相环的N分频比大大降低,有效改善了系统输出信号的相位噪声。本文阐述了方案中各模块的功能、各部分指标的分配、各模块电路设计和电磁兼容设计等内容,重点介绍了单片机对DDS和PLL的控制过程、锁相环电路和取样混频电路设计,各种滤波电路的仿真设计。

  最后通过实验测量得到整个系统输出信号的相位噪声、近端和远端杂散抑制的测量曲线。测试结果表明:在9.1~9.3GHz,杂散抑制为45dBc,频率步进为16kHz,最差相位噪声为-93.5dBc/Hz@10kHz,达到设计指标要求,验证了本方案的可行性。

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