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vivado集成开发环境时序约束介绍
资料介绍
本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自xilinx中
文社区。
1 Timing Constraints in Vivado-UCF to XDC Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF（User Constraints File），而Vivado软件转换到了XDC（Xilinx Design Constraints），XDC主要基于SDC（Synopsys Design Constraints）标准，另外集成了Xilinx的一些约束标准，可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转
换会更加容易些。首先看一下业界标准SDC的原文介绍：Synopsys'widely-used design constraints format，known as SDC，describes the
"design intent"and surrounding constraints for synthesis，clocking，timing，power，test and environmental and operating conditions.SDC has been in use and evolving for more than 20 years，making it the most popular and proven format for describing design constraints.Essentially all synthesized designs use SDC and numerous EDA companies have translators that can read and process SDC.
部分文件列表
| 文件名 | 大小 |
| vivado集成开发环境时序约束介绍.pdf | 14M |
全部评论(1)
2020-12-07 15:32:45牵只羊看日出
非常实用