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基于VHDL设计的数字钟

更新时间:2011-01-07 23:33:21 大小:244K 上传用户:wangchaofei7查看TA发布的资源 标签:VHDL/Verilog/EDA源码 下载积分:6分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

能进行正常的时、分、秒计时功能,按下sb键(键8)时,计时器迅速递增,并按60min循环,计时满59min后回00。按下sa键(键5)时,计时器迅速递增,并按24h循环,计时满23h后回00。每到59分52秒就开始以clk1的频率报时,当到整点时就以clk2的频率报时。

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王超飞利用VHDL语言设计的数字钟.doc 244K

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