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基于VHDL的时钟设计（de2开发平台）

更新时间：2019-11-08 19:23:37 大小：3M 上传用户：lalahug查看TA发布的资源 标签：vhdl时钟设计de2 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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基于VHDL的时钟设计（de2开发平台） 基于VHDL的时钟设计（de2开发平台）

部分文件列表

文件名文件大小修改时间
FPGA-clock/clock-report.doc395KB2010-04-25 23:23:44
FPGA-clock/jaymakenew/db/jaymake.db_info1KB2010-04-25 23:15:28
FPGA-clock/jaymakenew/db/jaymake.eco.cdb1KB2010-04-25 23:16:12
FPGA-clock/jaymakenew/db/jaymake.sim.vwf104KB2008-06-30 09:27:42
FPGA-clock/jaymakenew/db/jaymake.sld_design_entry.sci1KB2010-04-25 23:16:12
FPGA-clock/jaymakenew/db/wed.zsf1KB2008-07-04 18:00:52
FPGA-clock/jaymakenew/decoder9.bsf2KB2008-06-30 09:42:50
FPGA-clock/jaymakenew/divide50m.bsf2KB2008-06-30 09:42:50
FPGA-clock/jaymakenew/divide50m.vhd1KB2008-06-29 10:50:54
FPGA-clock/jaymakenew/jaymake.asm.rpt7KB2008-07-01 16:16:26
FPGA-clock/jaymakenew/jaymake.bsf3KB2008-06-30 09:42:50
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