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基于VHDL的计时系统的设计
资料介绍
本次设计是通过使用VHDL语言设计了一个综合的计时系统，能实现年、月、日、时、分、秒、星期的计数综合计时功能，同时将计时结果用15个七段数码管显示，并且可通过两个设置键对计时系统有关的参数进行调整。综合计时电路可分为计年电路、计月电路、计日电路、计时电路、计分电路、计秒电路、计星期电路等7个子模块，这7个子模块都具有预置、计数和进位功能。
设计一个综合性的计时系统，要求能实现年、月、日、时、分、秒及星期的计数等综合计时功能，同时将计时结果通过15个七段数码管显示，并且可通过两个设置键，对计时系统的有关参数进行调整
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| 文件名 | 大小 |
| 基于VHDL的计时系统的设计.doc | 399K |
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