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基于VerilogHDL语言的CRC校验芯片设计
资料介绍
摘要:本文给出了一种基于 Verilog hdl语言的CRC校验芯片设计的方法,循环冗余校验CRC(Cyclic Redundancy Check)是由分组线性码的分攴而来,其主要应用是二元码组,编码简单且误判率很低,在通信系统中得到了广泛的应用
关键词:CRC;Verilog hdl:Quartus;
CPLD/FGA是电子设计领域中具有活力和发展前途的一项技术,它的影响毫不亚与20世纪70年代单片机的发明和应用。CPLD/FPGA能够完成任何数字器件的功能,例如简单的74电路和高性能的CPU都可以用它们来实现。随着EDA软件和硬件描述语言(HDL)进步,cPLD/FPGA开发周期越来越短,产品功能越来越强。
Verilog HDl在发展之初,便以程序语言接口(PLI,Programming Language Interface)
为基础,以计算机辅助设计为向导,提供了一种快捷、实用的自动化电路设计环境。因此Verilog hdl是一种语法极具亲和力的硬件描述语言。而且 Verilog hDl仿真器为开发者提供了一个弹性的仿真环境,开发者以程序语言的方式描述数字电路内部的电器行为、架构功能以及各种输入/输出的状态。开发者利用 Verilog HDl的仿真器对电路设计进行仿真,便可知其设计是否符合规格。Verilog hdl和ⅥHDL同为IEEE标准,Verilog HDl在美洲地区受欢迎,而ⅦHDL在欧洲受欢迎
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基于VerilogHDL语言的CRC校验芯片设计.pdf | 391K |
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