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用Verilog HDL编写的SRAM+FIFO+UART模块

更新时间：2019-10-17 18:46:43 大小：2M 上传用户：lalahug查看TA发布的资源 标签：verilog hdlsramfifouart 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

用Verilog HDL编写的SRAM+FIFO+UART模块

image.png

部分文件列表

文件名文件大小修改时间
sram_fifo_uart/datagene.v1KB2012-05-26 13:57:42
sram_fifo_uart/impact.xsl1KB2012-05-28 13:58:06
sram_fifo_uart/impact_impact.xwbt1KB2012-05-28 13:58:06
sram_fifo_uart/ipcore_dir/coregen.cgp1KB2012-05-26 10:41:02
sram_fifo_uart/ipcore_dir/coregen.log1KB2012-05-26 13:57:04
sram_fifo_uart/ipcore_dir/create_fifo232.tcl1KB2012-05-26 10:32:56
sram_fifo_uart/ipcore_dir/edit_fifo232.tcl1KB2012-05-26 13:56:46
sram_fifo_uart/ipcore_dir/fifo232.asy1KB2012-05-26 11:40:48
sram_fifo_uart/ipcore_dir/fifo232.gise1KB2012-05-28 13:58:14
sram_fifo_uart/ipcore_dir/fifo232.ncf1KB2012-05-26 14:26:44
sram_fifo_uart/ipcore_dir/fifo232.ngc46KB2012-05-26 11:40:46
...

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