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Verilog HDL代码书写规范

更新时间：2018-09-15 08:00:10 大小：211K 上传用户：sun2152查看TA发布的资源 标签：Verilog-HDL代码 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程技术部的FPGA设计输入，从而做到：① 逻辑功能正确，②可快速仿真，③ 综合结果最优（如果是hardware  model)，④可读性较好。

本规范涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码等。       本规范适用于Verilog model的任何一级（RTL，behavioral, gate_level)，也适用于出于仿真、综合或二者结合的目的而设计的模块。

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文件名 大小
Verilog_HDL代码书写规范.pdf 211K

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