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基于verilog数字钟系统电路设计

更新时间：2020-01-10 21:44:39 大小：3M 上传用户：xuzhen1 查看TA发布的资源 标签：verilog 数字钟系统 下载积分：1分评价赚积分（如何评价?）收藏评论(0) 举报

资料介绍

摘要：为了提高开发的效率，缩短其开发的时间，设计师逐渐转向可编程逻辑器件的开发。本设计介绍了应用FPGA采用自顶向下的方法来设计数字钟的方

案。设计时，系统实现采用硬件描述语言Verilog把系统电路按模块化方式进行设计，采用Quartus 116.0开发平台进行逻辑综合和时序仿真，并下栽到EPIC3T14418芯片上进行验证，获得了预期的结果

关键词：FPGA 数字时钟自顶向下 Verilog语言

bstract：In order to enhance the development efficiency and reduce its time，designers gradually turn their attentions to the development of programmable logic devices.This paper introduces the application of FPGA，uses top-down method to design digital clock.When designing.it first uses the Verilog language to edit each functional module，separately compiles and simulates under Quartus 6.0，then uses the top-level document to connect al1 functional modules，

数字钟给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如，定时报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启动等，所有这些，都是以钟表数字化为基础的。数字钟已成人们日常生活中必不可少的必备品，广泛用于个人，家庭以及车站，码头，剧场，办公室等公共场所，给人们的生活，学习，工作和娱乐带来了极大的方便。数字集成电路技术的迅速发展以及先进的石英技术的采用，使数字钟具有准确，性能稳定，携带方便等优点。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜，使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，因此进行数字钟的设计是必要的。