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Verilog实现的DDS正弦信号发生器和测频测相模块
资料介绍
Verilog实现的DDS正弦信号发生器和测频测相模块
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| WorkOneBetaC/Adjust.v | 2KB | 2007-08-21 22:08:06 |
| WorkOneBetaC/Accumulater.v | 1KB | 2007-08-22 13:21:52 |
| WorkOneBetaC/Adapter.v | 1KB | 2007-08-17 19:43:28 |
| WorkOneBetaC/Adjust.v.bak | 2KB | 2007-08-21 22:08:06 |
| WorkOneBetaC/DDS.v | 1KB | 2007-08-17 19:46:10 |
| WorkOneBetaC/FreFindTable.v | 6KB | 2007-08-17 19:43:18 |
| WorkOneBetaC/FreFindTable_bb.v | 5KB | 2007-08-17 19:42:56 |
| WorkOneBetaC/Measure.v | 6KB | 2007-08-21 22:03:50 |
| WorkOneBetaC/PhaseFindTable.v | 6KB | 2007-08-17 13:00:38 |
| WorkOneBetaC/PhaseFindTable_bb.v | 5KB | 2007-08-16 21:28:36 |
| WorkOneBetaC/Read.v.bak | 2KB | 2007-08-21 20:00:26 |
| ... | ||
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