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Verilog语法简易教程

更新时间:2019-07-22 18:49:11 大小:8M 上传用户:sun2152查看TA发布的资源 标签:verilog 下载积分:1分 评价赚积分 (如何评价?) 收藏 评论(1) 举报

资料介绍

你编写的Verilog代码,是会生成实际硬件电路的。而电路,一般都不是串行执行的,很多时候都是并行工作的。所以2在Verilog中,你一定要对电路的时序图与数据量图有深刻的认识!

也许在C语言中,代码越简洁越好。但是在Verilog中绝不是这样!衡量Verilog代码的唯一标准,就是在代码正确与清晰的前提下,可以生成结构尽可能简单、功能却非常强大的电路!

不是所有的Verilog代码都能够转换成实际电路的,学习语法时要分辨清楚。那些可以转换成实际电路的,我们称为O“可综合”!另外,即使你使用的可综合的代码去编写,

。如果你描述的电路实际上无法实现,也是无法综合的!

多使用编译器附带RTL Viewr看看RTL级原理图,看清楚你写的代码到底生成了什么样的电路。多使用SignalTap lILogical Analyzer,看看你写的模块的时序图,看看你写的模块输出的数据的值

尽量忘记C吧,C可以帮助你记住Verilog里面的关键字,但是请不要用C的思想来编写Verilog。要使用Verilog的思想来编写Verilog多写多练吧,无论学习什么练习都是王道。当你初步掌握了Verilog之后,推荐你看看《Verilog那些事儿》进行进一步的学习。什么是Verilog的思想?也许你可要在那里找到答案。


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全部评论(1)

  • 2023-04-09 20:19:44newfeng

    比较简洁,有不少关键内容