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集成电路设计-基于Verilog-HDL的时序电路设计
资料介绍
本文首先介绍了同步时序逻辑电路一般设计步骤,然后在理解和掌握同 步二进制计数器原理的基础上，采用传统的设计方法设计出了一个同步四位二进制加法计数器，并且运用软件对四位二进制计数器进行了仿真，根据仿真结果，对时序和波形进行了分析。最后采用VHDL语言设计了一个复杂的四位二进制加法计数器
本文先对时序逻辑电路的分析方法进行一下简单的介绍，继而分析同步二进制加法计数器，最后对同步二进制加法计数器进行设计，对其性能进行分析，最后讨论了一下VHDL语言设计二进制加法计数器的优点及步骤。
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| 集成电路设计-基于Verilog-HDL的时序电路设计.doc | 918K |
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