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秒表的设计-Verilog-HDL
资料介绍
基本原理： 本设计中用到的主要元件有计数器、分频器、数据选择器、译码器、位选信号发生器等。秒、分都是60进制计数，所以必须采用两个60进制的计数器，而百分秒择采用的是100进制；分频器主要将1KHZ的时钟信号经过10分频后，产生100HZ的单位时钟周期；数据选择器主要功能是将即将显示的数据送给译码器；译码器将BCD码转换为七段译码进行显示；位选信号发生器根据人眼暂留效应和显示的数码的个数，产生一段循环码。原理框图如下图。
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| 文件名 | 大小 |
| 秒表的设计-Verilog-HDL.doc | 60K |
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资料：bitboy
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