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Verilog-HDL基础知识

更新时间：2018-09-14 08:35:42 大小：637K 上传用户：sun2152查看TA发布的资源 标签：Verilog-HDL 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(1) 举报

资料介绍

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。

其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用

Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计

的逻辑电路进行严格的验证。


Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。


部分文件列表

文件名 大小
Verilog-HDL基础知识.pdf 637K

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全部评论(1)

  • 2018-09-23 09:39:47yym86202

    学习学习~~~~

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