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uart 源码 (VHDL)控制器 FPGA设计verilog源码

更新时间：2023-10-07 08:59:41 大小：11K 上传用户：铁蛋锅查看TA发布的资源 标签：uartvhdl控制器fpgaverilog 下载积分：7分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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uart 源码 (VHDL)控制器 FPGA设计verilog源码

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uart 源码 (VHDL)控制器 FPGA设计verilog源码/address_decode_rtl.vhd2KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/clock_divider.v2KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/control_operation_fsm.vhd4KB2001-09-11 16:33:00
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uart 源码 (VHDL)控制器 FPGA设计verilog源码/serial_interface_rtl.vhd6KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/status_registers_rtl.vhd2KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/tester.v3KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/uart_tb.v1KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/uart_top_rtl.vhd6KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码/xmit_rcv_control_fsm.vhd10KB2001-09-11 16:33:00
uart 源码 (VHDL)控制器 FPGA设计verilog源码1KB2023-05-11 09:34:50

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