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Systemverilog的数据类型教程

更新时间：2019-10-22 21:08:18 大小：33K 上传用户：xuzhen1查看TA发布的资源 标签：systemverilog数据类型 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

本教程将介绍新引入Systemverilog的数据类型。他们大多数是可综合的，而且使得RTL级描述更易于被编写和理解。

整型和实型

SystemVerilog 引入了几种新的数据类型。C语言程序员会熟悉其中的大多数。引进新的数据类型构思是这样的，如果C语言和SystemVeri log有相同的数据类型的话可以使C语言算法模型更容易的转化为Syst emVerilog模型。

Verilog 的变量类型是四态类型：即0，1，X（未知值）和Z（高阻值）。SystemVerilog 新引入了两态的数据类型，每一位只可以是0或者1。当你不需要使用的X和Z值时，譬如在写Testbench和做为For语句的循环变量时。使用两态变量的RTL级模型，可以使仿真器效率更高。而且使用得当的话将不会对综合结果产生任何的影响。


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