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用SystemVerilog验证赛灵思FPGA

更新时间：2019-09-06 09:45:02 大小：3M 上传用户：sun2152查看TA发布的资源 标签：system verilogfpga 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

重新传输封包时，采用一个新智能缓冲器实现事务自动重新排序和事务优先级管理。对于这个特定的验证项目，工程师采用了Mentor Graphics公司标准AVM基础类别之上的SystemVerilog（利用Mentor Graphics Questa工具仿真）来验证新设计的Buffer LogiCORE与现有Logical LogiCORE之间的交互作用，同时保证符合RapidlO标准应用层。

当你自己要开发可便携并且强大的新测试平台时，可以很容易地使用我们在这个验证项目中用到的一些方法。本文还会描述我们用于提高设计质量的一些甚至不必对测试平台进行改动的方法和功能覆盖技巧。

抽象测试平台开发

事务（transaction）帮助我们在仿真过程中跟踪数据移动并控制事件。

SRIO验证基础架构中的一个事务类代表RapidlO封包并且在每个域都包含成员元素。我们还使用事务类来表示内核中的其它事件和状态。例如，我们采用一个调度类型来指出封包是否需要在链路接口重新传输，使用另一个配置类来表示主端口上的读写事务。

SystemVerilog接口对内核信号进行抽象.从而可以在测试平台和待测器件（DUT）之间提供简单的连接。唯一与内核接口通信的类是将事务转换为向量的驱动器和将向量转换回事务监视器。图1中用黑色实线表示基于向量的接口。所有其它单元之间的连接都用灰色虚线.代表基于事务的通信。在处理向量流时，驱动器和监视器利用内建在事务中的函数实现域和数据流之间的转换，并且还使用比较（comparison）等成员函数。


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