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SPI设备配置详解

更新时间：2019-10-27 22:08:40 大小：280K 上传用户：xuzhen1查看TA发布的资源 标签：spi 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

SPI总线接口

SPI总线主要由4条线组成：SCLK-Serial Clock（output from master）

MOS/SIMO-Master Output，Slave Input（output from master）

MISO/SOMI Master ve Output（output from slave）

ss-Slave Select（active low；output from master）

有另一种命名方式也经常可见：SCK-Serial Clock（output from master）

SDI，erial Data Ir -Serial Data Out ，STE-Chip ve Transmit Enable（active low；output from master）

SPI通讯时Master首先需要配置一个时钟（clock），这个值一般选择小于或者大于 Slave设备支持的频率。通用的频率范围为1-70MHz.

SPI工作在全双工模式，这意味着数据可以在同一时间发送和接收。

时钟极性 polarity与时钟相位 phase时钟极性（CPOL）和时钟相位（CPHA）用于设定从设备何时采样数据。CPOL决定SCLK为高时总线为空闲（CPOL-1）还是SCLK为低时总线为空闲（CPOL-0）.CPHA决定在SCLK的哪一个边沿将数据写入。

按照下面的时序图，


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SPI 总线接口  
SPI 总线主要由 4 条线组成：  
SCLK —Serial Clock (output from master)  
MOSI/SIMO —Master Output, Slave Input (output from master)  
MISO/SOMI —Master Input, Slave Output (output from slave)  
SS — Slave Select (active low ; output from master)  
有另一种命名方式也经常可见：  
SCK — Serial Clock (output from master)  
SDI, DI, SI — Serial Data In  
SDO, DO, SO — Serial Data Out  
nCS, CS, nSS, STE —Chip Select , Slave Transmit Enable (active low;  
output from master)  
SPI 通讯时 Master 首先需要配置一个时钟 (clock),这个值一般选择小于或者大于 Slave  
设备支持的频率。 通用的频率范围为 1-70MHz。  
SPI 工作在全双工模式，这意味着数据可以在同一时间发送和接收。  
时钟极性 polarity 与时钟相位 phase  
时钟极性（ CPOL）和时钟相位（ CPHA）用于设定从设备何时采样数据。 CPOL 决定  
SCLK 为高时总线为空闲（CPOL=1）还是 SCLK 为低时总线为空闲（CPOL=0）。CPHA  
决定在 SCLK 的哪一个边沿将数据写入。  
按照下面的时序图 ,  
CPOL=0， SCLK 为低时总线空闲：  
CPHA=0 数据在 SCLK 的上升沿(rising edge)被读取；数据在下降沿 (falling edge)  
写入；  
CPHA=1 数据在 SCLK 的下降沿(falling edge)被读取；数据在上升沿 (rising edge)  
写入；  
CPOL=1， SCLK 为高时总线空闲：  
CPHA=0 数据在 SCLK 的下降沿(falling edge)被读取；数据在上升沿 (falling edge)  
写入；  
CPHA=1 数据在 SCLK 的上升沿(falling edge)被读取；数据在下降沿 (rising edge)  
写入；  

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