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QuartusII环境下用Verilog语言的数字锁相环的实现
资料介绍
QuartusII环境下用Verilog语言的数字锁相环的实现
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| pll/fenpin.v | 1KB | 2004-12-08 15:40:32 |
| pll/updown_counter.sym | 1KB | 2004-12-08 19:37:42 |
| pll/updown_counter.v | 1KB | 2004-12-09 10:47:42 |
| pll/dpll.gdf | 6KB | 2004-12-09 11:25:56 |
| pll/edge.gdf | 2KB | 2004-12-09 11:06:30 |
| pll/edge.sym | 1KB | 2004-12-09 11:06:44 |
| pll/fenpin.sym | 1KB | 2004-12-08 15:48:14 |
| pll/read me.txt | 1KB | 2004-11-23 10:42:28 |
| pll/pll/aa.gdf | 3KB | 2003-07-07 08:36:00 |
| pll/pll/edge.acf | 15KB | 2003-07-07 08:36:00 |
| pll/pll/edge.cnf | 2KB | 2003-07-07 08:36:00 |
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全部评论(1)
2020-05-24 19:12:08309276438
这个不行，与标题不符不满意