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PWM波实验FPGA设计Verilog逻辑源码Quartus11.0工程文件 FPGA型号为CYCL
资料介绍
PWM波实验FPGA设计Verilog逻辑源码Quartus11.0工程文件,FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module pwm(clk,reset,key,led);
input clk,reset,key;
output led;
reg pwm_out;
reg key_out;
parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;
reg [1:0] state;
reg [31:0] clk_counter;
reg [9:0] pwm_counter;
reg flag;
/******************按键消抖**************************/
always @(posedge clk)
begin
case (state)
s0:
begin
key_out<=1'b1;
if(key==1'b0)
state<=s1;
else
state<=s0;
end
s1:
begin
if(key==1'b0)
state<=s2;
else
state<=s0;
end
s2:
begin
if(key==1'b0)
state<=s3;
else
state<=s0;
end
s3:
begin
if(key==1'b0)
begin
key_out<=1'b0;
state<=s3;
end
else
begin
key_out<=1'b1;
state<=s0;
end
end
default:
state<=s0;
endcase
end
always @(posedge clk)
begin
clk_counter<=clk_counter+1'b1;
if (clk_counter[13:4]<pwm_counter)
pwm_out=1;
else
pwm_out=0;
if (clk_counter[15]==1'b1)
begin
if (flag==1'b1)
begin
flag<=1'b0;
if (key_out==1'b0)
pwm_counter<=(pwm_counter+10'b0000000011);
else
pwm_counter<=pwm_counter;
end
end
else
flag<=1'b1;
end
assign led=pwm_out;
部分文件列表
| 文件名 | 大小 |
| PWM/ | |
| PWM/db/ | |
| PWM/db/logic_util_heursitic.dat | 4KB |
| PWM/db/prev_cmp_pwm.asm.qmsg | 2KB |
| PWM/db/prev_cmp_pwm.fit.qmsg | |
| PWM/db/prev_cmp_pwm.map.qmsg | 9KB |
| PWM/db/prev_cmp_pwm.qmsg | |
| PWM/db/prev_cmp_pwm.tan.qmsg | |
| PWM/db/pwm.(0).cnf.cdb | 5KB |
| PWM/db/pwm.(0).cnf.hdb | 1KB |
| PWM/db/pwm.amm.cdb | |
| ... | |
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