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CPLD架构的性能驱动映射
资料介绍
我们提出了一种性能驱动的可编程逻辑阵列映射算法（PLAmap），用于复杂的可编程逻辑器件架构，包括大量PLA型逻辑单元。 该算法的主要目的是最小化映射电路的深度。 我们还开发了几种减少面积的技术，包括PLA扇出和产品术语的阈值控制，松弛时间松弛和PLA包装。 我们使用北卡罗来纳州的微电子中心（MCNC）基准电路将PLAmap与先前的算法TEMPLA（Anderson和Brown 1998）和商业工具Altera Multiple Array MatriX（MAX）+ PLUS II（Altera Corporation 2000）进行比较。 与TEMPLA相比，PLAmap具有相对较小的面积开销，可将电路深度降低50％，与MAX + PLUS II v9.6相比可将电路延迟降低48％。
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