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PLD与数字系统设计课程实验报告
资料介绍
(一)实验目的要求: (1)掌握Verilog HDL用于数字逻辑系统的设计技术和方法。 (2)在LED数码管上显示分钟和秒,最长的计时时间为59:59。 (3)自定义清零按键,按下该按键,在液晶显示屏上显示的时间为00:00。 (4)自定义启动/暂停按键,按下该按键,则启动或暂停计时器计时。其功能与实际的计时器的开始/停止按钮功能相同。 (二)主要实验仪器 1、安装有ise软件的电脑 2、XUP(FPGA:Spartan3S400AN)实验开发板
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PLD与数字系统设计.doc | 45K |
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