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PCIE接口芯片中的编码及解码电路设计
资料介绍
本文完成的是PCIE接口芯片物理层中的8b/10b编码及解码电路的设计。设计采用的流程是典型的ASIC设计流程。设计的内容包括功能定义、RTL缴实现、功能仿真、逻辑综合和布局布线五个部分。首先分析了PCIE规范中定义的编码电路和解码电路工作的原理。进而对电路的功能进行模块划分，并且用Verilog硬件描述语言描述了每个模块的功能，完成了电路的RTL级实现。利用仿真工具VCS对Verilog代码进行RTL级仿真，仿真的结果和8b/10b编码表给出的编码结果是一致的，从而验证了RTL代码的正确性。利用综合工具Design Compiler对RTL代码进行逻辑综合，使用的综合库是smic 0.18um库，把RTL级代码转换成门级网表。综合后把时钟周期设为7.5ns即时钟频率为133MHz，调用综合生成的.sdf延时文件和smic的库文件对门级网表仿真。仿真的结果与综合前的结果一致，从而验证了门级网表的正确性，并且满足电路的工作频率可以达到133MHz的要求。利用自动布局布线工具Asrto把门级网表转换成版图，所使用的版图库是smic 0.18um的6层金属库，版图通过了DRC和LVS检查并且满足时序要求。最后给出设计结果，包括Verilog代码、仿真波形、综合生成的电路图和版图。
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