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VHDL建模指南
资料介绍
本文档定义了VHDL模型和测试平台的要求，旨在用作涉及VHDL建模的ESA开发的适用文档。 它主要关注数字模型; 尚未涵盖模拟建模的具体要求。
这些要求涉及向ESA提供的VHDL模型的模拟和文档方面; 尚未包括VHDL逻辑综合的具体规则和指南。
然而，本文档的要求与逻辑综合的使用兼容。 这些要求不适用于以VHDL格式传输设计数据库的情况。
这些要求的目的是确保开发的VHDL模型的高质量，因此可以在建模硬件的整个生命周期内以低成本有效地使用和维护它们。
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