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一种低功耗高电源抑制的时钟电路
资料介绍
设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出。
The design of a clock circuit with high-power-supply rejection function is presented.The circuit not only can reduce the output clock signal of power disturbance sensitivity,but also the stable voltage and clock signal references.
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| 一种低功耗高电源抑制的时钟电路.pdf | 715K |
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资料：bitboy
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