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选针器模块驱动性能

更新时间:2019-09-25 09:01:42 大小:284K 上传用户:+vx15059162534查看TA发布的资源 标签:选针器 下载积分:2分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍


选针器模块驱动性能

协议分析与研究

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计算下位机-选针器模块驱动性能.pdf 284K

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(完整内容请下载后查看)
一、创达选针器控制协议逻辑图  
二、逻辑信号分析及控制时序说明  
创达选针器通信接口使用两个时钟信号进行控制。如果需要控制它,则需要两个CLK信号和  
8位数据IO口  
CLK1时序:高电平0.75us,频率125K。  
CLK2时序:低电平0.75us,频率125K。  
通信IO时序:宽度4us  
以下是控制选针器时序说明,8段选针器用时8us,大于8段需要用时16us  
//8段  
1.发送地址  
2.延时2us  
3.拉高CLK1  
4.延时0.75us  
5.拉低CLK1  
6.延时1.25us  
7.发送数据  
8.延时2us  
9.拉低CLK2  

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