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HuaWei Verilog FPGA 设计约束条件
资料介绍
HuaWei Verilog FPGA 设计约束条件
第1部分：命令规则
每个文件只包含一个module，module名要小写，并且与文件名保持一致
除parameter外，信号名全部小写，名字中的两个词之间用下划线连接
由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识
推荐用parameter来定义有实际意义的常数，包括单位延时、版本号、板类型、单板在位信息、LED亮灯状态、电源状态、电扇状态等
信号名长度不超过20字符
避免使用Verilog和VHDL保留字命令
建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk 或clk_表示时钟，n表示低电平有效，z表示三态信号，en表示使能控制，rst表示复位
保持缩写意义在模块中的一致性
同一信号在不同层次应该保持一致性
第2部分：注释
每个文件有一个文件头，文件头中注明文件名、功能描述、引用模块、设计者、设计时间、修改信息及版权信息等
对信号、参量、引脚、模块、函数及进程等加以说明，便于阅读与维护，如信号的作用、频率、占空比、高低电平宽度等
用“//”做小于1行的注释，用“/* */”做多于1行的注释
更新的内容要做注释，记录修改原因，修改日期和修改人
第3部分：模块
module例化名用u_xx_x标示
建议每个模块加timescale
不要书写空的模块，即一个模块至少要有一个输入和一个输出
为了保持代码的清晰、美观和层次感，一条语句占用一行，每行限制在80个字符以
内，如果较长（超出80个字符）则要换行
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| 文件名 | 大小 |
| HuaWei_Verilog_约束.pdf | 111K |
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资料：bitboy
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