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vivado下加法器与减法器的实现
资料介绍
在VIVADO下用verilog语言实现加法器与减法器,溢出会提示,负值会提示
部分文件列表
文件名 | 大小 |
full_add/ | 1KB |
full_add/.Xil/ | 1KB |
full_add/.Xil/Vivado-6608-EMIYASHIRON-PC/ | 1KB |
full_add/.Xil/Vivado-6608-EMIYASHIRON-PC/wave/ | 1KB |
full_add/full_add.cache/ | 1KB |
full_add/full_add.cache/compile_simlib/ | 1KB |
full_add/full_add.cache/wt/ | 1KB |
full_add/full_add.cache/wt/java_command_handlers.wdf | 1KB |
full_add/full_add.cache/wt/synthesis.wdf | 4KB |
full_add/full_add.cache/wt/synthesis_details.wdf | 1KB |
full_add/full_add.cache/wt/webtalk_pa.xml | 1KB |
... |
全部评论(3)
2020-04-15 11:58:44Secure0918
有一定参考价值~不高和我想的不大一样,还是很感谢
2019-09-02 16:36:43crazyboyi
为什么我在vivado上运行出错呢
2016-05-14 22:03:14bitshiyan
有参考价值的。。。。。